Offres d'emploi

Environnement : Équipe ASIC/digital design, projets IP de communication, environnements UVM complexes, travail en autonomie & interaction architectes.

Responsabilités principales : Mettre à jour, développer et maintenir des testbenches UVM

• Créer des scénarios de test et environnements de vérification selon les exigences

• Définir des plans de vérification selon l’architecture système

• Rédiger du code UVM efficace et de haute qualité

• Analyser problèmes et proposer solutions avec les architectes / designers

• Fournir couverture fonctionnelle complète • Rédiger documentation technique : testbenches, scénarios, suivi exigences

Compétences techniques indispensables :

• Vérification numérique (5+ ans)

• UVM (3+ ans)

• Verilog & SystemVerilog

• Scripting : Shell, TCL

• Outils EDA de simulation / couverture

• Gestion de version : SVN, Git • Conception & compréhension de systèmes digitaux

Compétences appréciées :

• Protocoles de communication

• Formal verification (FV)

• Expérience SoC/IP

• Exposition multi-sites 

Soft skills recherchés : 

• Autonomie forte • Analyse de problèmes & résolution

• Qualité de communication

• Organisation & rigueur documentaire

Formation attendue Bac+5 (Électronique, Informatique embarquée, Électrique)

Type de mission : Mission technique en vérification UVM (durée fixe, extensible)

Livrables attendus :

• Environnements UVM complets

• Plans de vérification

• Code SystemVerilog/UVM robuste

• Rapports de couverture et analyses

• Documentation technique

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• Et une culture d’entreprise centrée sur l’humain et l’innovation.