Offres d'emploi

Environnement Équipe SoC/ASIC, projets communication & IP embarquées, support architecture & algorithmie

Responsabilités principales • Développer et mettre à jour des modules RTL à partir de spécifications

• Rédiger du code Verilog/SystemVerilog efficace et de haute qualité

• Concevoir des testbenches complexes pour la vérification fonctionnelle

• Collaborer avec architectes/algorithmistes pour les trade-offs

• Exécuter synthèse, simulation puissance et analyse timing via outils EDA (DC, PrimePower…)

• Analyser rapports, identifier bottlenecks et proposer optimisations

• Supporter implémentation FPGA (debug, validation)

• Rédiger documentation technique (micro-architecture, interfaces, tests…) Compétences techniques indispensables

• RTL Design : Verilog, SystemVerilog • ASIC flow : synthèse, power analysis, timing analysis

• FPGA flow : DC Compiler ou équivalent

• Scripting : Shell, TCL

• Environnements de vérification : testbenches, simulations

• Gestion de version : Git, SVN

• Lecture et compréhension d'archi SoC/IP Compétences techniques appréciées

• Architecture hardware

• Protocoles et interfaces de communication

• Approche micro-architecture, optimisation performance/consommation Soft skills recherchés

• Forte autonomie

• Analyse et résolution de problème

• Communication claire

• Capacité à travailler avec architecture, algo et verification

Expérience requise 5 à 7+ ans en digital design (ASIC/FPGA) Formation attendue Diplôme Bac+5 en Électronique, Électrique, Informatique ou domaine similaire Type de mission Contrat technique spécialisé en digital design (durée fixe + éventuelle extension)

Livrables attendus :

• Modules RTL robustes

• Testbenches & plans de vérification

• Rapports techniques (timing, power, synthesis, optimisation) • Documentation micro-architecture et module-level testin